西门子电子科技有限公司（下简称西门子 EDA）诚挚邀请您参加 2023年 Siemens EDA Forum，了解西门子 EDA 的尖端技术和发展趋势，助您在日益激烈的创新竞争中保持优势。
虽然摩尔定律继续往前走并不容易，但半导体电子行业仍在不断发展创新。为帮助我们的客户加快推出创新产品，成为行业的领先者，西门子 EDA 致力于持续提供全面高效的电子设计自动化软件，硬件和服务组合。本次 Siemens EDA Forum 将着重于近年来深受关注的 AI EDA 工具、汽车芯片、高复杂度 SOC、3D IC 及电路板系统技术等话题，与您一起探讨半导体产业最前沿的技术与发展趋势，提供与业内同仁交流的机会，提升产品研发能力。
半导体行业在最近前所未有的时期发展壮大，包括在大规模的供应链中断和全球疫情流行期间。随着行业通过库存调整和其他结构性变化，不确定性开始显现，这种不确定性可能会造成有限的短期收缩，但随着我们进入新常态，有令人信服的乐观理由相信接下来的行业发展。这些发展都需要真正的设计创新推动。历史表明，那些在经济低迷时期积极投资于设计的公司已经准备好取得成功并恢复增长。彭启煌先生将探讨半导体历史趋势如何为希望提供强有力的理由。
彭启煌（Danny Perng）先生是 EDA 领域的资深人士，于 1988年10月 加入 Mentor Graphics（现西门子 EDA），在 IC 设计、IP 产品以及业务拓展领域做出卓越贡献。彭先生现任西门子 EDA 全球副总裁兼亚太区总裁，就职于位于中国上海的亚太区总部。彭先生拥有台湾清华大学化学工程学士学位，美国内布拉斯加大学化学工程和计算机科学硕士学位，以及玛丽赫斯特大学的 MBA 学位。
汽车“新四化”发展带动汽车半导体含量持续提升。随着车内显示屏更多、分辨率更高，3D 游戏、智能语音交互、计算机视觉应用以及车外摄像头数据处理等，都需要芯片具备更高算力；同时，汽车从分布式架构走向集中式架构，最终将发展为中央计算架构，对于高集成度车规主控芯片的需求大幅提升。芯擎科技推出的 7nm 车规级智能座舱芯片“龙鹰一号”，具备高性能、高算力、高集成度、低功耗特性，可单芯片支持“舱泊一体”应用，为主机厂提供更高性价比、更丰富的用户体验，将引领行业技术发展向舱驾融合升级演进。
汪凯博士在通信、微控制器、汽车、物联网、传感器、互联网、多媒体，以及电脑和服务器等领域拥有超过30年的丰富从业经验，具备强有力的领导能力和跨行业融合的沟通管理能力，对半导体行业发展趋势和生态系统构建有深刻洞察。
从国家经济及产业发展的战略入手，对半导体行业的未来市场走向、发展潜力，以及发展前景进行了分析和展望。
曾在微软亚洲研究院、博通等知名公司从事云计算、AI 芯片、闪存控制芯片研发，参与的闪存主控芯片出货量全球第一；曾任自主可控存储芯片公司方一联合创始人；曾创办中国领先的存储高端社区 SSDFans ，著有中国第一本固态存储专著《深入浅出 SSD》。
西门子 EDA 产品组合及下午专题会场内容简介。
Lincoln Lee（李立基）先生于 1988年加入 Mentor Graphics（现西门子EDA），先后供职于中国香港、加拿大、中国上海。作为首批为中国 EDA 市场提供支持的应用工程师，李先生为业界做出多项重要技术贡献，同时其也是 3D IC 和 Chiplet 领域的先锋。 李先生目前担任西门子 EDA 亚太区技术总经理一职，拥有安大略省麦克马斯特大学 计算机工程系工程学士学位，以及安大略省皇后大学工商管理硕士学位。
Tessent DDYA（Diagnosis-Driven Yield Analysis）是一种利用 ATE 扫描测试失效数据进行 Layout-Aware/Cell-Aware 诊断并统计分析来找出 IC 芯片良率损失原因的技术。Calibre SONR (State of Nature Reduction)是一个特征向量驱动的全芯片机器学习平台。
我们有幸邀请到展锐公司 SoC 实现部门总监宁然先生亲临现场给大家分享展锐公司采用Tessent DDYA 和 Calibre SONR 提升芯片良率的项目数据和项目经验。同时西门子 EDA 中国区 DFT 应用工程部经理钟君娜和 Calibre 产品总监牛风举也将登台为大家详解 DDYA 和 SONR 的技术要点。
15+年芯片从业经验，始终在产品第一线，领导和参与了10+芯片的成功，覆盖从产品定义，架构，设计，实现，流片，量产的全流程，资深 SoC
Architecture/DFT/Implementation 专家，致力于研发全流程的技术创新与优化，拥有丰富的技术经验和管理经验。
人工智能 (AI) 解决方案，通过减少验证时间，提高覆盖率和准确性，以满足当今复杂和严苛的 spice 级验证需求。然而，人工智能解决方案必须满足可验证性、可用性、通用性、健壮性和准确性，才能被采用。本报告回顾了西门子 EDA 最新的经过量产验证过的方法，用于验证芯片的 Variation 和生成准确的时序库模型，同时讨论了 Solido Design Environment 如何利用AI技术以数量级加速定制化 IC 验证，同时提高准确性和覆盖率。
支持模拟、数模混合电路仿真与良率验证工具，IP 质量验证相关工具。有多年工艺厂和设计公司 IP 良率验证支持经验，熟悉良率验证过程中的需求和问题，协助用户实现IP高质量交付。
在高性能计算、人工智能、汽车电子等领域，实现更好的 PPA 是设计创新的必然要求。针对晶体管级设计和验证的 AI 解决方案是实现这一目标的关键。Solido Library IP 解决方案基于AI技术，用于设计和验证基础 IP，以达到高性能和低功耗的目标。它涵盖了晶体管级设计、验证、高 Sigma 分析、库的特征化以及 IP QA 等方面。Solido Library IP 解决方案将帮助您的高性能，低功耗设计提升到新的水平。
五年半导体先进工艺标准单元电路设计、定制 IP 设计、版图设计以及 DK 验证等丰富 library 设计经验。对于标准单元时序库生成、交付与客户使用有深入理解。
十年半导体数模混合设计验证工作经验，5年高速高精度数模混合设计经验。在数模混合验证工具支持，RF 验证，yield 验证方面经验丰富。多年支持标准工具库，标准 IP 交付工具，对标准时序库的产生于使用有深刻理解。
随着晶片规模的成长，晶片验证的复杂度也日益增加，验证的方法与工具需要进行改革来提高验证流程的效率和速度。借鉴软体界已证实的技术，强化目前开发与验证（D&V）的工作流程，包括协作、需求追溯、覆盖率追踪、回归测试管理等…，并将机器学习应用于覆盖模型的分析，利用分析导航加快使用者理解并加速完成收敛，提高回归测试效率并降低除错反应时间。同时也将探讨利用机器学习（ML）和云计算资源协作所提供的可追溯性和新兴技术。
在集成电路设计行业拥有超过10年的经验，负责整体功能验证解决方案的技术工作。技术专长涵盖移动通信、数位和类比共模拟（co-simulation），以及 UVM（Universal Verification Methodology）。
随着工艺的不断进步，设计复杂程度的不断提升，如何在设计前期，加速 DRC 和 LVS 相关检查的勘探和收敛，成为越来越多工程师关注的话题。在本次研讨会中，我们将介绍 Calibre DRC Recon 和 LVS Recon 两款工具，它们的目标是通过优化前期设计中的物理验证流程，帮助您提升物理验证的工作效能，从而加速产品开发。
主要负责 Calibre 物理验证系列工具（例如Calibre DRC, LVS, PERC, PEX, YE等）在中国大陆地区的推广和技术支持。长期从事物理验证领域，熟悉芯片开发流程及 EDA 工具的匹配。
随着新能源汽车及智能驾驶系统的高速发展，车用半导体成为必要。其中，用于能量转换及传输的功率器件助推着新能源汽车的发展；用于检测外部信息及作出处理动作的 MEMS 传感器件，带来安全、灵活的驾驶体验，在智能驾驶系统中均为举足轻重。Tanner L-Edit 为业内广泛采用、同时适用于功率器件和 MEMS 器件开发的跨平台 EDA 工具。其独特的产品优势能够应对特殊器件结构的设计挑战，多样的验证工具可以方便快捷的完成任意产线的设计规则检查，确保产品开发高效精准完成。
负责 EDA 工具在 IC、MEMS、Photonics、Power Device 等领域的推广和技术支持。曾从事芯片开发十余年，涉及电源管理、显示驱动芯片等，拥有国内外专利十余项，2018年加入 西门子 EDA。
当智能嵌入式和软件密集型电子系统变得与人身安全息息相关，基于严格安全标准的开发流程成为必须。本场会议将分享传统 SoC 开发阶段如何与 FuSa 流程联合，以及西门子 EDA 易于采用的安全验证工具和独特方法论如何通过更早确定最佳安全架构来加速每个开发阶段、助力 ISO 26262 认证过程。
Ann Keffer 是西门子 EDA 负责功能安全验证的全球产品市场经理。Ann 获得计算机科学和数学学士学位之后开始了她的职业生涯，成为惠普软件开发人员。在惠普公司成功担任管理职务后，她领导了自动化、机器人和汽车功能安全验证行业公司的全球营销和产品管理。她于2019年6月加入西门子 EDA。
极先进工艺下，集成电路的制造和设计都遇到了有史以来最大的挑战。层出不穷的新效应使得设计难度剧增，验证复杂度也不断提高。对于一直追求高可靠性的汽车电子应用领域，更为关注业界在这方面的进展。Calibre PERC 和 DesignEnhancer 正是这个方向上的领先者。本主题将向大家展示，它们是如何高效的协助设计者提升和验证芯片可靠性，最终达到车用芯片的要求。
2014年加入西门子 EDA 上海，负责 Calibre 产品的应用推广和技术支持，基于客户的产品需求提供专业性的验证方案，协助客户快速安全的跨越流片前最后的物理签核。在此之前于台积电中国供职多年，负责 IP 库的开发与维护。自2005年入行以来，已有18年的半导体产业从业经历。经历和见证了国内工艺主流从0.18um到3nm的演进，对于fabless，foundry 和 EDA 领域均有丰富经验。
为了满足 ISO 26262 标准要求的安全性和长期的可靠性，Tessent 使得整个汽车电子系统中的半导体芯片，具备了在车辆的功能操作期间的任何时刻进行测试和诊断的能力。
高强，于2022年加入 Tessent 团队，现担任西门子 EDA 的 Tessent 主任应用工程师，负责 Tessent 系列产品技术支持及推广。从事 DFT 各类领域的工作超过15年，参与研发并交付多种不同类型芯片的 DFT 设计与验证，并支持测试工程师完成 Bingup 以及量产测试。
随着电子产品变得无处不在、相互连接且对任务关键，保护各类系统免受恶意行为侵害的需求变得至关重要。针对网络安全问题的基于软件的加密解决方案已经大量涌现，但这些解决方案所能实现的目标是有限的。本次讲座介绍了一种基于硬件的解决方案，即 Bus Sentry，它是对标准网络安全架构的补充。这样的解决方案能够以硬件速度检测、理解和缓解网络威胁，极大地增加了攻击者实施攻击的难度，为安全领域增加了一个额外的深度防御要素。
Tessent 嵌入式分析应用工程师，于2021加入 Tessent Embedded Analytics 团队，参与支持了多家芯片公司的性能分析和调试架构设计，应用工作；在加入西门子 EDA 之前在芯片设计公司从事数年手机 Premium-tier SoC 流片前后的调试和软硬件系统验证工作。
在过去20年的时间里，HLS 技术不断演进，到了今天已经可以大规模部署。从性能至关重要的5G/通信和图像/视频处理设计到对功耗敏感的边缘人工智能、机器学习设计，Catapult HLS（高层次综合）正广泛应用于各种设计类型。使用 HLS 的团队总是能够处理不断变化的设计规范，同时将设计和验证的项目时间缩短一半以上。本次技术讲座将全面介绍 Catapult HLS 设计验证平台的各个组件，并通过客户案例说明 Catapult HLS 确实可以帮助用户实现高质量敏捷芯片前端设计。
目前在西门子 EDA 担任 Catapult HLS 技术支持工程师。2021年加入西门子 EDA 以来专注于 HLS 方法学的推广与工具的技术支持。他在 IC 设计与实现领域具有超过15年的经验，熟悉 ISP 与 Video Codec 算法与架构设计，张元腾获有台湾师范大学资讯科学学士学位以及交通大学信息工程硕士学位。
现在的设计的规模和复杂度与日俱增， 我们所面对的往往不只是数亿门的设计，很多时候甚至是上百亿门的设计。如何在数秒钟 wall clock time 真实场景的波形中搜寻到自己的所感兴趣的区域（ROI），并进行功耗的分析和优化成为了新的挑战。接下来，让我们深入理解在 Veloce Strato Plus 中如何结合虚拟实验室 Veloce Virtual Lab 技术，通过 Activity Plot 快速勾勒出设计功耗的包络图，并配合 Veloce Codelink 进行软硬件协同调试。
随着工艺节点进入深亚微米时代，片上系统 SoC 日趋复杂和庞大，随之而来的功耗问题变得越来越突出。最近10年，PowerPro 作为 SoC 功耗优化签核平台已经被众多客户所采用。基于时序分析技术，PowerPro 对整个 RTL 设计进行全面的功耗分析和优化。PowerPro 不仅可以跨时钟域进行功耗优化，而且可以跨越功能边界进行功耗优化。与其它工具不同，PowerPro 的功耗优化并不基于设计代码中固定的电路结构，它能够跨越多级寄存器实现电路功能的分析，还可以对设计中的状态机功能进行全面的分析。通过这些分析，PowerPro 找出最优的逻辑来关闭电路中冗余的翻转。作为目前最优秀的 RTL 功耗计算与优化工具，PowerPro 可以帮助用户构建完备的功耗优化签核流程以实现既定功耗目标。
2016年加入 Veloce 硬件加速器团队，能力和项目经验非常深厚和丰富，积极助力过国内很多家成功芯片公司的项目，高效利用 Veloce 平台强大的软硬件实力加速设计和验证过程并精准定位潜在问题。在保证设计功能和性能达标的同时，帮助客户顺利的完成芯片流片工作，缩短投放市场时间。
Tim Hsu（徐志廷）拥有台湾高雄中山大学电机系学士与硕士学位，在 IC 设计相关演算法开发与软硬件整合领域拥有15年的丰富经验。自2022年起加入西门子 EDA，目前负责 Catapult HLS 与 PowerPro 的技术支援与推广。
随着技术节点不断缩小，设计规模不断扩大，芯片集成度越来越高，导致使用传统扫描方法的测试成本越来越难以接受。Tessent SSN 技术提供了一个基于总线的扫描数据分配架构，实现高速数据分配，有效处理内核之间的不平衡，并支持以不变的成本测试任意数量的相同内核。在本场研讨会中，我们将通过 SSN 技术实现解析和 Tiling flow 应用分享，介绍 SSN 如何帮助用户降低设计工作量，节省测试成本，实现更优的功耗、性能和面积。
负责 Tessent 产品技术支持和最新 DFT 技术 SSN、Tiling Flow、Multi-Die 等的推广。在芯片 DFT 行业已从业超过十年，参与研发并交付多款量产芯片的 DFT 设计与验证，为芯片的可测试性交付提供有效保障。
使用 Calibre mPower 轻松解决大规模电路动态 EM/IR 分析的困境。mPower 是 SIEMENS EDA 最新推出的 EM/IR 解决方案，能够同时支持模拟设计、数字设计和 3D IC 的相关设计。目前随着设计规模的不断扩大，传统 EM/IR 方法已经无法处理数百万级晶体管的模拟电路以及数模混合电路。本次演讲将介绍 mPower 的大容量动态分析能力如何解决模拟电路、数字电路以及 3D IC 设计中的 EM/IR 问题。
李剑雄，现担任 Calibre 产品线资深应用工程师，负责 Calibre 产品的技术支持与推广。帮助客户完成多款大芯片 sign-off，熟悉包括7nm, 5nm和3nm等工艺制程。在先进工艺上帮助客户完成模拟 IP 的全芯片 EM/IR 检查。
随着 SoC 越来越复杂，“左移”趋势已经出现，在设计中进行早期验证，以满足更好的产品，更快的上市时间，并降低成本。然而，由于模拟和数字之间复杂的相互作用，验证混合信号设计充满挑战。自上而下的模拟和混合信号设计方法正在成为趋势。本次报告将讨论西门子新的 Symphony Pro 解决方案，由 AFS-XT 和 Questa 提供支持，以解决混合信号验证挑战。
在晶体管级仿真以及良率验证方面有十多年工作经验。自2016年加入公司以来，主要致力于帮助客户提高 spice 仿真速度，加快良率验证流程和在可靠性得到保证的前提下，缩短 IP delivery 时间。
由于其提高性能的潜力，3D IC 正成为越来越受欢迎的传统 IC 封装的替代方案。然而，实施3D IC 比设计传统 IC 封装更加复杂，验证其组装甚至更具挑战性。为了解决这些挑战，我们将提供完整的 3D IC 设计流程概述，重点介绍在 3D IC 设计中组装验证的重要性，并讨论如何使用 xSI-3DSTACK 流程来有效实施。
负责亚太区 IC 封装解决方案，涵盖设计、验证、布局及模拟。15年以上经验在集成电路和系统测试行业，在集成电路设计及封装领域超过5年经验。
随着2.5D 和 3D IC 设计复杂度的增加以及各种堆叠结构的变化， 设计团队需要一个涵盖规划﹑布局和验证的完善解决方案。 Xpedition Package Designer 能提供充裕的效能和绝佳的运算表现来处理先进且庞大的封装设计，同时也具备各式各样的功能来加速完成布局的效率﹑或是调控因工艺需求而日趋严格的金属密度。而二次开发与自动化的弹性更允许使用者能依需求打造客制化流程，西门子 EDA 很高兴能在会中分享来自 Mediatek 设计团队的成功案例，如何藉由 XPD 的走线功能来自动化并加速其设计效率和成果。
吕旻颖负责 HDAP 高密度先进封装解决方案，包括 Xpedition IC 封装软件和 Calibre 3DSTACK。 吕旻颖支援客户建立 2.5D/3D IC 验证流程以验证系统的连接性，并完成先进的 Interposer, Fan-out RDL 和封装基板的物理布局。
如今 3D IC 的应用给建模和仿真带来新的挑战，异构集成的结构需要新的参数提取方法，而更高的带宽和更高的密集度也让系统级的 SI/PI 问题越来越明显。西门子 EDA 提供的 Calibre 及 HyperLynx 工具链，可以处理从新芯片到封装的完整的仿真需求，助力您快速仿真设计签核。
毕业于荷兰埃因霍芬理工大学，取得混合信号微电子工学硕士学位。2018年加入西门子 EDA，成为电子板级系统部门的应用工程师，有丰富的信号及电源完整性仿真经验。
随着集成电路技术的发展，3D IC 已经成为迎接未来芯片设计生产使用需求的一种关键解决方案。然而，3D IC 的设计和测试也面临着诸多新的挑战。 在本次研讨会中， 我们将介绍西门子 EDA Tessent Multi-Die DFT 解决方案的优势，通过技术讲解来介绍如何实现更高的集成度，提高复用率、标准化、自动化，并降低管脚数目、功耗及测试成本。同时讨论 3D IC DFT 设计工业界新的设计规范和标准，以确保 3D IC 设计的可测试性。此外会分享一些客户的成功案例。
2022年加入Tessent团队，负责支持已发布的 Tessent 功能。参与研发并交付多款量产芯片的 DFT 设计与验证，为芯片的可测试性交付提供有效保障。
西门子 EDA 将展示西门子 3D IC 平台，其中流程中除了使用 XSI，XPD 或 Aprisa 及 AFS 之外，并使用 Calibre 3DSTACK 来连结其他不同的工具进行验证和分析，例如做 DRC/LVS 的验证及加入 Calibre xACT 去做 TSV 跟中间层的寄生电容电阻的萃取， 使用 mPower进行 EM / IR 压降分析跟设计的优化，利用 Calibre PERC 做中间层所有导线的点对点电阻的全面计算，最后使用 Sahara 和 Glacier 项目进行 3D IC 相关的散热和应力分析。 它提供了西门子 3D IC 设计及验证平台所需要的相关工具，期望未来这个验证平台及这些相关的 EDA 工具能帮助客户轻松无障碍的实现其 3D IC 设计。
负责亚太区 Calibre 先进解决方案的推广和应用，历任物理验证研发工程师、应用工程师、Calibre 应用工程师经理和首席应用工程师，在物理验证领域拥有超过25年经验。
伴随产品复杂度日益提高导致的组织架构、流程日趋复杂，同时近年来供应链波动加剧，研发数据的内容和相互关系复杂性急剧提升。本节结合西门子 EDA 全面的电子研发数据管理完整体系及多年客户成功经验，深入阐述如何通过有效电子研发数据管理平台及生态建设，助力企业的长期发展，创造业务价值。
2002年加入西门子 EDA，多年来从事帮助全球大中型客户建立电子设计自动化研发平台和团队能力建设，目前主要服务于客户的新一代（数字化转型）电子研发平台升级规划与实施建设。
拥有多年的 PCB 设计经验，涉及领域有汽车电子，工控，通信行业。在 PCB 设计制造，高速电路设计，以及跨领域协同设计拥有超过19年的项目经验。
西门子 EDA 的电源模块的设计与验证一体化解决方案，集高级原理图，PCB 设计，功能性电路仿真能力以及寄生参数自动化提取功能于一体；使我们在电源设计过程中，快速进行虚拟样机的功能性验证，以及评估系统中各种电磁兼容和能耗问题，最终实现设计即正确的目标。
2018年加入西门子 EDA，曾就职于多家大型跨国公司，参与设计过手机、服务器、台式机，笔记本电脑以及基站等主板产品，以及核磁共振这种大型复杂的医疗设备。在复杂 PCB 设计制造，高速电路系统，以及跨领域协同设计拥有丰富的经验。
如今的设计中高速信号的占比往往非常大，但传统的仿真技术由于工具使用的门槛和仿真效率的限制，无法覆盖所有的高速信号的仿真验证。西门子 EDA 的 HyperLynx 提供的“渐进式仿真”，通过搭建标准化的流程，最大化推迟耗时且专业知识密集的分析，从而使我们能够达到更高的仿真覆盖率。
2002年入职中兴通讯至今，长期从事有线数据网络产品研发，参与自研芯片仿真验证，在 SI/PI 仿真领域深耕多年，拥有丰富的项目仿真经验。
2011年加入西门子 EDA，支持国内外企业的电子设计研发流程规范性及数字化转型的技术支持和指导。同时拥有超过15年的电子系统仿真支持经验。
Xpedition 智能化的布线解决方案，Sketch Routing 草图布线可以获得更高的质量、更好的用户控制和卓越的性能，是结合了自动化、人工体验和智能的完美结合！草图布线将复杂的布线时间缩短了几个数量级，而且有着高质量的布线结果，几乎不需要后期修改。 AutoRoute 全自动布线在很多情况下也能完美，精确地按照要求完成布线任务。
2003年加入西门子 EDA，有丰富的支持客户使用 EBS 流程工具的经验。
Valor DFM 结合最新的 Z-planner Enterprise 应用可以让研发人员随时随地获取实时的供应商制造能力与 PCB 叠层需求，尽早发现设计中的潜在制造隐患并及时优化设计，从而减少 PCB 改版次数、缩短研发周期。
2019年加入西门子 EDA，加入西门子 EDA 之前曾经在国内大型 EMS 公司及国内知名通讯公司任职，深刻了解 DFM 在 PCB 设计与制造中的优势，2006年开始从事 DFM 相关岗位，2011年开始从事 Valor NPI 技术相关岗位。
戴龙亮，Nokia 杭州 RF 部门 PCB 技术专家，先进创新技术专家，有近20年行业经验，代领 PCB 团队完成了应用各种复杂技术的大规模 PCB 设计。