RISC-V 架构作为一种开放标准，在快速增长的生态系统的支持下，在广泛的应用领域中持续获得发展动力。作为 RISC-V 国际组织的贡献成员和 RISC-V 社区的关键参与者，西门子 EDA 通过提供全面的产品组合（包括专门的 RISC-V 解决方案）来支持这一增长，帮助客户构建、优化、验证和调试基于 RISC-V 的设计。在本场研讨会中，我们将展示西门子 EDA 如何利用我们最新的解决方案，助力 SoC 架构师和设计师实现 RISC-V 的潜力。从最早的设计阶段，到功能验证和确认，再到生产部署，我们的解决方案支持整个 RISC-V 设计流程——依托于我们在 RISC-V 标准和定制处理器以及 SoC 开发方面的深厚专业知识。借助我们的解决方案，客户能够满怀信心地加快设计上市时间，并创造出满足当今快速演变的市场需求的产品。

RISC-V 在中国的落地普及正飞速提速，已然成为人工智能时代下一代 SoC 芯片设计的优选方案。其高灵活性与可扩展性催生了多样化芯片架构，同时也带来了全新的系统级验证挑战。本次线上研讨会将探讨硬件辅助验证（HAV） 如何实现可规模化验证覆盖：从早期软件开发、软硬件协同验证，再到完整的系统级全流程验证。同时我们还将讲解真实负载场景下的系统级功耗验证，并介绍西门子 EDA Veloce CS 如何在仿真加速与原型验证平台上一站式实现上述所有验证能力。

本次网络研讨会将探讨如何应用形式化验证方法，确保 RISC-V 处理器内核和浮点运算单元（FPU）的正确性与可靠性。随着 RISC-V 架构在 AI 硬件生态系统中的应用不断加速，验证工作的重要性也日益提升——不仅需要验证 FPU 的数学精度和性能，还需要验证 RISC-V 内核本身的架构正确性、标准合规性以及鲁棒性。这两个组件对于实现可靠的系统和可信赖的 AI 计算都发挥着关键作用。

我们将介绍一个全面的验证框架，该框架结合了 西门子 EDA 的 Questa Processor 和 Questa FPU 工具，可对 RISC-V 实现以及 IEEE 754 浮点功能运算进行系统化验证。该方法能够帮助识别处理器内核和 FPU 在设计规格与 RTL 实现之间的不一致之处，从而发现传统基于仿真的测试方法容易遗漏的边界场景。借助高度自动化的验证流程，该方法能够挖掘出可能影响处理器功能、数值正确性以及整体系统可靠性的深层隐藏问题。

此外，我们还将讨论将形式化方法应用于复杂 RISC-V 内核和 FPU 设计时所面临的可扩展性挑战，介绍提升验证可行性的优化手段，并重点说明 西门子 EDA 当前的 AI 技术（如 agentic AI）如何通过更高程度的自动化和调试辅助，进一步提升验证流程的效率。