2025年5月29日 14:00 - 15:00
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可从 2D 扩展到 3D 设计的可测试性设计（DFT）
系列线上研讨会（第3场）
会议时间
会议简介
在我们深入探讨可测试性设计（DFT）在克服 2.5D 和 3D 设计中的测试挑战方面的关键作用时，需要考虑这些设计因更高的互连密度和异构集成而呈现出独特的复杂性。在本场研讨会中，我们将讨论 Tessent 如何利用一致的方法将其领先的 2D DFT 解决方案扩展到多芯片集成领域。我们将探讨针对多芯片集成技术新趋势的定制方法，以及支持这些技术的生态系统。了解 Tessent的尖端解决方案，包括符合 IEEE1838 标准的多芯片集成和符合 IEEE1687 标准的 IJTAG 测试访问机制、创新的分层 DFT 解决方案（如流式扫描网络 ，SSN），以及用于已知好芯片（KGD）测试和芯片到芯片互连测试的全面故障覆盖技术。通过在设计阶段早期集成 DFT，Tessent 可简化可靠的缺陷检测，减少开发时间和成本，并实现高良率。
会议日程
14:00-15:00
可从 2D 扩展到 3D 设计的可测试性设计（DFT）
曹轩
Tessent 主任应用工程师
西门子 EDA
* 最终日程以活动当天为准
嘉宾介绍
曹轩
Tessent 主任应用工程师，西门子 EDA
2021年加入西门子 EDA，现担任西门子 EDA Tessent 主任应用工程师，负责 Tessent 系列产品的技术支持和推广，从事 DFT 相关工作近12年，曾负责并参与从 40nm 到 5nm 等芯片的 DFT 设计，实现和量产测试。
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