2025年06月12日 14:00 - 15:00
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海量大数据应用推动高效数据处理需求。越来越多新型 ASIC 不再采用单一整体式设计,而是朝着芯粒设计的方向发展,以便实现更高的总体性能输出,这催生了芯片粒高速连接需求,UCIe 因覆盖多层架构而占据领先地位,其集成度高、带宽大、功耗低、延迟短,助力开发者实现性能目标并快速上市。UCIe 从 2D 向 3D 演进以满足数据传输需求,流片前验证芯片间连接设计至关重要。我们将介绍 Avery 针对 UCIe 的 VIP 解决方案,展示其使用方法、与 AMBA 的集成,以及回调机制和错误注入验证方式,探讨 UCIe 2.0 特性及 Avery VIP 的支持,旨在帮助与会者优化 UCIe VIP,实现稳健设计验证。
UCIe IP 扩展连接性以及 3D IC VIP 验证
华臻浩
应用工程师
西门子 EDA
应用工程师, 西门子 EDA
2022年加入西门子 EDA 数字前端验证团队,目前专注于 Avery 验证 IP 的推广与技术支持,推动验证 IP 业务在中国大陆的发展。亦有支持 Questa 仿真平台与形式化验证工具的经验,致力于为客户提供高效的前端验证解决方案与工具组合,与研发部门保持紧密合作,为客户提供优质支持。