凭借着 Solido 团队超过二十年深耕 AI 应用于 EDA 的经验，本论坛为客户提供了一系列 AI 加持的解决方案。

★ AI 辅助可以加速工程师的原理图与版图设计；

★ 在验证效率方面，AI 驱动的自主验证能力大幅降低人工介入成本，提升验证覆盖率；

★ AI 也可应用于帮助工程师系统性识别设计敏感点，在流片前实现良率优化。

本论坛将聚焦展示西门子 EDA 如何通过 AI 加持与方法论创新，为定制 IC 设计与验证提高效率和降低成本。除了AI 加持，本论坛也将介绍西门子 EDA 创新的模拟电路 ATPG 技术，以大大降低量产测试成本。同时针对现今先进的芯片，我们也将探讨 EMIR 分析和 ESD 检测，从而提高芯片可靠性。

AI+SoC 芯片、RISC-V 架构和 Arm CSS 的快速演进与规模的持续扩大，正在将数字 IC 验证推向前所未有的复杂度。验证周期压缩、覆盖率缺口、时序约束管理混乱—— 每一项都可能成为流片失败的导火索。本论坛将呈现西门子 EDA 在数字 IC 功能设计与验证领域的最新技术突破与客户实践。

★ 验证自动化方面，Questa One 依托 Agentic AI，可大幅减轻重复性验证工作负担，同时提升验证深度与覆盖率。

★ 硬件加速是如今大规模 SoC 不可或缺的验证工具，并同步支持早期软件集成与系统级功耗评估。我们会为大家分享客户们如何成功使用 Veloce Strato CS 与 Veloce proFPGA CS 缩短项目周期。

从 AI 驱动验证到硬件加速，从新架构适配到时序约束质量管控，本论坛为数字 IC 设计团队提供一套系统性的效率提升路径，助力团队在更短周期内交付更高质量的芯片。

制程节点的持续演进与 3D IC 的普及化，正在将数字 IC 物理设计与验证的复杂度推向全新边界。从单芯片进阶至多芯片堆叠和中介层的多制程复杂结构，除了物理设计和物理验证工具要面对新挑战，更要考虑功耗、散热，应力等多物理场耦合效应。同时，AI 芯片和 3D IC 大大增加芯片项目的复杂度。

为了应对有限的资源和时间，西门子 EDA 利用 AI 加持和计算技术加速，大幅压缩物理验证周期，让工程师能完成更多设计迭代，显著提升流片前的验证吞吐量。

随着芯片复杂度的持续攀升与先进封装技术的广泛应用，可测试性设计（DFT）正面临多维度的严峻考验，“测试覆盖率如何保障、测试时间如何压缩、多维堆叠结构的测试可达性与诊断如何实现，以及节点演进下的良率如何提升” —— 每一项都直接影响产品的上市周期与量产成本。本论坛聚焦 DFT 全流程的关键技术议题，将深入探讨应对这些挑战的前沿技术与解决方案。

★ 重磅嘉宾将亲临现场介绍硅生命周期管理（SLM），探讨如何贯穿芯片整个生命周期进行测试与管理。

★ 论坛还将关注功耗感知（Power-aware）和布局感知（Layout-aware）的 DFT 插入技术，以优化 DFT 对芯片性能和面积的影响。

★ 针对 3D IC，我们将详细解析 Multi-Die 测试诊断方案，解决复杂多芯片堆叠与集成的测试难题。

★ 探讨基于 HSIO 和 DMA 控制器的系统内测试（In-system Test），提升芯片在实际工作环境中的测试能力，降低系统测试成本。

★ 值得关注的是，论坛将前瞻性地介绍 Tessent AI 如何赋能 DFT 流程。

★ 在验证层面，我们将介绍如何协同多种技术和工具实现高效的 DFT 验证，确保设计质量并加速验证周期。

无论您是 DFT 工程师、测试工程师，还是对芯片测试前沿技术感兴趣的专家，本论坛都将为您提供宝贵的洞见和交流机会。

伴随半导体工艺节点持续微缩、芯片设计复杂度不断提升，晶圆量产良率优化面临多重难点。本次论坛将围绕西门子 EDA 三大核心平台 —— Solido、Tessent DFT 与 Calibre，探讨设计与制造全流程协同方案，助力企业提升芯片良率，增强晶圆代工厂（Foundry）市场核心竞争力。

★ 高品质 PDK、知识产权 IP 及标准单元库，是 Foundry 实现客户方案快速导入的关键基石。我们将深度解析西门子 Solido 高精度 K 库套件，如何依托人工智能技术破解业界库表征核心痛点。

★ 高效精准的良率诊断能够大幅缩短 Foundry 新产品从研发到规模化量产的周期， Tessent Diagnosis 依托单元感知（Cell Aware）与机器学习的独有技术优势，结合落地案例，我们将展示其协助客户快速定位并改善良率问题的实践经验。

★ 在先进半导体工艺的研发与量产环节，图形化（Patterning）工艺已成为先进制程落地与良率爬坡的核心抓手。我们也将介绍 Calibre 融合 AI 与 GPU 加速的最新技术方案，同时携手产业链上下游头部伙伴，共同推动反演光刻（ILT）、曲线掩模（Curvilinear）等前沿技术的产业化落地。

无论您任职于晶圆厂设计服务、工艺制造、测试验证部门，或是深耕图形化前沿工艺的行业专家，本次论坛都将为您搭建专业交流平台，带来高价值行业洞察与交流机会。

异构集成与先进封装技术的快速演进，正深刻重塑芯片设计的边界与复杂度。跨芯粒的互联设计与布局、信号完整性与电源完整性的协同仿真、散热和机械应力翘曲的可靠性分析，共同构成了3D IC 设计成功落地的关键支柱。

本论坛围绕 3D IC 先进封装的全流程设计与验证。除了核心的多芯粒协同布局的方法与实践，现今高效能 3D IC 都包含大量高速、高带宽信号，信号/电源完整性分析、设计空间探索、信号协议合规认证等环节不容忽视。同时，我们也将探讨如何加入机械应力分析和 DFM 分析方法，旨在量产前精准识别潜在风险，提高多芯粒封装整体可靠性。

高速 Layout 设计与多维度板级分析正面临多重严苛挑战：高精度 PCB 布局布线如何规避高密度串扰问题，高速 SI/PI 仿真如何稳定信号与电源传输质量，板级合规与系统可靠性如何保障，可制造性与可测试性如何优化，数字化研发流程管理及追溯，以及板级产品仿真分析精度不足、量产良率波动等行业难题 —— 以上问题均易导致设计返工、迭代周期延长、量产成本攀升，直接决定终端产品的性能、可靠性与市场竞争力。

本论坛将全面呈现西门子 EDA 在 系统 PCB AI 技术应用，高速 PCB 设计、SI/PI 仿真、数字化研发、可制造分析、跨领域系统仿真的前沿技术突破与落地客户实践，聚焦全流程关键痛点，提供成套高效解决方案。

★ 我们将重点展示 AI 赋能与方法论创新，如何为 PCB 智能布局布线、仿真验证、可制造性优化、板级可靠性分析全流程降本提效。

★ 为硬件研发团队提供系统性的 PCB 设计与仿真效率提升路径，助力团队在更短周期内交付高可靠、高性能、低成本的电子产品。

无论您是 PCB 设计工程师、硬件研发工程师、仿真测试工程师，还是关注高速 PCB 前沿技术的行业专家，本论坛都将为您提供宝贵的技术洞见与交流机会。