用证明代替侥幸：RISC-V 与 FPU 的形式化验证技术

2026 西门子 EDA RISC-V 系列在线研讨会（第3场）

会议时间

2026年06月11日 14:00 - 15:00

会议简介

本次网络研讨会将探讨如何应用形式化验证方法，确保 RISC-V 处理器内核和浮点运算单元（FPU）的正确性与可靠性。随着 RISC-V 架构在 AI 硬件生态系统中的应用不断加速，验证工作的重要性也日益提升——不仅需要验证 FPU 的数学精度和性能，还需要验证 RISC-V 内核本身的架构正确性、标准合规性以及鲁棒性。这两个组件对于实现可靠的系统和可信赖的 AI 计算都发挥着关键作用。

我们将介绍一个全面的验证框架，该框架结合了西门子 EDA 的 Questa Processor 和 Questa FPU 工具，可对 RISC-V 实现以及 IEEE 754 浮点功能运算进行系统化验证。该方法能够帮助识别处理器内核和 FPU 在设计规格与 RTL 实现之间的不一致之处，从而发现传统基于仿真的测试方法容易遗漏的边界场景。借助高度自动化的验证流程，该方法能够挖掘出可能影响处理器功能、数值正确性以及整体系统可靠性的深层隐藏问题。

此外，我们还将讨论将形式化方法应用于复杂 RISC-V 内核和 FPU 设计时所面临的可扩展性挑战，介绍提升验证可行性的优化手段，并重点说明西门子 EDA 当前的 AI 技术（如 agentic AI）如何通过更高程度的自动化和调试辅助，进一步提升验证流程的效率。

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会议日程

14:00-15:00

用证明代替侥幸：RISC-V 与 FPU 的形式化验证技术

王子麟

应用工程师

西门子 EDA

* 最终日程以活动当天为准

嘉宾介绍

王子麟

应用工程师，西门子 EDA

王子麟现任西门子 EDA 应用工程师，支持包括形式化验证、仿真和静态分析解决方案在内的多种数字验证技术。他拥有康奈尔大学电气与计算机工程硕士学位，并在计算机体系结构和硬件设计方面具备扎实的学术基础。在目前的工作中，子麟与客户紧密合作，参与售前和售后的技术支持，帮助客户应对复杂的验证挑战，并提升先进数字设计流程中的覆盖率、效率和验证信心。

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